À propos de moi
Je suis Maître de Conférences en Informatique de l'ENSTA (Ecole Nationale Supérieure des Techniques Avancées).
Passionné par la modélisation logicielle, je consacre mes recherches aux technologies de conception des systèmes embarqués et de l'Electronic Design Automation (EDA/ESL).
Je développe en particulier différents outils (compilateurs, simulateurs et synthétiseurs) dans le domaine de l'Electronique au niveau Système (ESL). Mon laboratoire d'accueil est le Lab-STICC (UMR CNRS 6285).
Ces travaux s'appuient sur une expérience industrielle de 10 ans dans le domaine de la conception des System-on-Chip, acquise au sein de l'entreprise Thomson R & D France (désormais Technicolor et Inter Digital), leader de la compression vidéo.
J'ai également été le co-fondateur et directeur technique de la startup Modaë Technologies, qui délivrait une solution de co-design HW/SW agile.
Je suis Habilité à Diriger es Recherches (HDR).
Contact
Email: jean.christophe.le_lann@ensta.fr
Bureau: Bat. N, Bureau 101
Téléphone: +33 2 98
Journals
P.Filiol,T.Bollengier,L.Jaulin,JC Le Lann
Acta Cybernetica 2024
RISC-V Based Hardware Acceleration of Interval Contractor Primitives in the Context of Mobile Robotics
P.Filiol,T.Bollengier,L.Jaulin,JC Le Lann
Acta Cybernetica 2024
M Louart,JJ Szkolnik,AO Boudraa,JC Le Lann,F Le Roy
Expert Systems with Applications 2024
Detection of AIS Messages Falsifications and Spoofing by Checking Messages Compliance with TDMA Protocol
M Louart,JJ Szkolnik,AO Boudraa,JC Le Lann,F Le Roy
Digital Signal Processing 2023
Mohamad Najem,Theotime Bollengier,Jean-Christophe Le Lann,Loic Lagadec
Journal of System Architecture. 2017
Model-Driven Toolset for Embedded Reconfigurable Cores: Flexible Prototyping and Software-like Debugging.
L. Lagadec,C. Teodorov,J-C. Le Lann,D. Picard and E. Fabiani
Journal on Science of Computer Programming 2014
Polychrony for System Design.
Paul Le Guernic,Jean-Pierre Talpin and Jean-Christophe Le Lann
Journal of Circuits, Systems, and Computers 2003
High-level synthesis using hierarchical conditional dependency graphs in the CODESIS system.
Apostolos A. Kountouris,Christophe Wolinski and Jean-Christophe Le Lann
Journal of Systems Architecture 2001
Books
Protecting Behavioral IPs During Design Time: Key-Based Obfuscation Techniques for HLS in the Cloud
Hannah Badier,Jean-Christophe Le Lann,Philippe Coussy,Guy Gogniat
Behavioral Synthesis for Hardware Security 2022
XPU: A C++ Metaprogramming Approach to Ease Parallelism Expression: Parallelization Methodology, Internal Design and Practical Application.
Nader Khammassi,Jean-Christophe Le Lann
Parallel Programming: Practical Aspects, Models and Current Limitations 2014
Conferences
Efficient Hardware Primitives for Interval Contractors in Robotics and Integration to a Custom RISC-V ISA Extension.
Pierre Filiol,Luc Jaulin,Jean-Christophe Le Lann,Théotime Bollengier
Newcas'25 Paris, France. 2025
An HLS algorithm for the direct synthesis of complex control flow graphs into finite state machines with implicit datapath.
Jean-Christophe Le Lann
DSD'24 Digital Sysem Design, Paris, France. 2024
Acceleration of contractor algebra on RISCV in the context of mobile robotic
Pierre Filiol,Luc Jaulin,Jean-Christophe Le Lann,Théotime Bollengier
Summer Workshop on Interval Methods, Jun 2023, Angers, France. 2023
HLS-based Accelerated Simulation of Large Scale Cyber-Physical Systems on FPGAs
Maélic Louart,Jean-Christophe Le Lann,Frédéric Le Roy,Jean-Jacques Szkolnik,Abdel Boudraa
Newcas'22 2022
Emulation de Systèmes Cyber-Physiques sur FPGA
Maélic Louart,Jean-Christophe Le Lann,Frédéric Le Roy,Jean-Jacques Szkolnik,Abdel Boudraa
Gretsi'22 2022
A new type of intervals for solving problems involving partially defined functions.
Pierre Filiol,Théotime Bollengier,Luc Jaulin,Jean-Christophe Le Lann
13th Summer Workshop on Interval Methods 2022
Stratégie de détection des Falsifications des Positions des Messages AIS Basée sur l'Application du Filtre IMM.
Maelic Louart,Jean-Jacques Szkolnik,Abdel Boudraa,Jean-Christophe Le Lann,Frédéric Le Roy
Gretsi'22 [pdf] [poster] 2022
Opportunistic IP birthmarking using side effects of code transformations on high-level synthesis.
Hannah Badier,Christian Pilato,Jean-Christophe Le Lann,Philippe Coussy,Guy Gogniat Date'21
Date'21 2021
Towards a Hardware DSL Ecosystem: RubyRTL and Friends.
Jean-Christophe Le Lann and Hannah Badier,Florent Kermarrec OSDA Date'20
OSDA Date'20 2020
LiteX: an open-source SoC builder and library based on Migen Python DSL.
Florent Kermarrec,Sébastien Bourdeauducq,Jean-Christophe Le Lann and Hannah Badier
OSDA Date'19 2019
Transient Key-based Obfuscation for HLS in an Untrusted Cloud Environment.
Hannah Badier,Jean-Christophe Le Lann,Philippe Coussy and Guy Gogniat
DATE'19 2019
An integrated toolchain for overlay centric system-on-chip.
Jean-Christophe Le Lann,Théotime Bollengier,Loic Lagadec,and Mohamad Najem
Recosoc'2018 2018
A Cost-effective Approach for Efficient Time-sharing of Reconfigurable Architectures.
Mohamad Najem,Theootime Bollengier,Jean-Christophe Le Lann,and Loic Lagadec
FPGA4GPC'2017 2017
Soft timing closure for soft programmable logic cores: The ARGen approach.
Theotime Bollengier,Loic Lagadec,Mohamad Najem,Jean-Christophe Le Lann and Pierre Guilloux
ARC'2017 2017
CaRDIN: An Agile Environment for Edge Computing on Reconfigurable Sensor Networks.
Xuan Sang Le,Jean-Christophe Le Lann,Loic Lagadec,Luc Fabresse,Noury Bouraqadi,Jannik Laval
Int. Sym on Internet of Things \& Everything, Dec 2016, Las Vegas, United States. CSCI'16 2016
Speeding Up Robot Control Software Through Seamless Integration With FPGA.
Xuan Sang LE,Luc Fabresse,Jannik Laval,Jean-Christophe Le Lann,Loic Lagadec,Noury Bouraqadi
SHARC'16 2016
Overlay Architectures for Heterogeneous FPGA Cluster Management.
Theotime Bollengier,Loic Lagadec,Mohamad Najem and Jean-Christophe Le Lann
DASIP'16 demo night 2016
Zeff : Une plateforme pour l’intégration d’architectures Overlay dans le Cloud.
Theotime Bollengier,Mohamad Najem,Jean-Christophe Le Lann et Loic Lagadec
COMPAS'16 2016
FPGAs in the Cloud: a Hybrid hardware/software Framework.
Mohamad Najem,Theotime Bollengier,Jean-Christophe Le Lann,and Loic Lagadec
GDR SoCSiP 2016: French research community in Systems on Chip. 2016
Communication-aware parallelization strategies for high-performance applications
Imran Ashraf,Koen Bertels,Nader Khammassi,Jean-Christophe Le Lann
IEEE IVLSI,july 2015
Tackling Real-Time Signal Processing Applications on Shared Memory Multicore Architectures Using XPU.
Nader Khammassi,Jean-Christophe Le Lann
Embedded Real-Time Software and Systems (ERTS)- February 2014
Design and implementation of a cache hierarchy-aware task scheduling for parallel loops on multicore architectures.
Nader Khammassi,Jean-Christophe Le Lann
International conference on Parallel, Distributed Computing technologies and Applications (PDCTA) Sydney, Australia.[pdf] 2014
A High-Level Programming Model to Ease Pipeline Parallelism Expression on Shared Memory Multicore Architectures.
Nader Khammassi,Jean-Christophe Le Lann
High Performance Computing Symposium (HPC) - April 2014 [pdf] 2014
A Prototyping Platform for Virtual Reconfigurable Units
Lagadec Loïc,Le Lann Jean-Christophe,Bollengier Théotime
Recosoc 2014 - May, Montpellier France. 2014
Early exploring design alternatives of smart sensor software with Model of Computation implemented with actors,
Jean-Philippe Schneider,Zoe Drey,Jean-Christophe Le Lann
ESUG 2013 - 21th International Smalltalk Conference, Annecy : France. 2013
Synthèse de controleurs numeriques par composition de contraintes applicatives et temporelles
Philippe Dhaussy,Jean-Christophe Le Lann
Gretsi'13, Brest 2013
MHPM: Multi-Scale Hybrid Programming Model: A Flexible Parallelization Methodology.
Nader Khammassi,Jean-Christophe Le Lann,Jean-Philippe Diguet,Alexandre Skrzyniarz
HPCC-ICESS 2012: 71-80a [pdf] 2012
An experimental toolchain based on high-level dataflow models of computation for heterogeneous MPSoC.
Julien Heulot,Karol Desnos,Jean-François Nezan,Maxime Pelcat,Mickael Raulet,Herve Yviquel,P.-L. Lagalaye,J-C Le Lann
DASIP'12 2012
From system-level models to heterogeneous embedded systems,
Jean-Christophe Le Lann,Joel Champeau,Papa Issa Diallo,Pierre-Laurent Lagalaye
RITF 2012 - Recherche et Innovation pour les Transports du Futur, Paris : France.a [paper][presentation] 2012
Modelisation algorithmique et synthèse d'architectures assistees par model-checking,
Jean-Christophe Le Lann,Philippe Dhaussy,Pierre-Laurent Lagalaye
CAL 2012-, Montpellier : France (2012)[pdf] 2012
MoPCoM Methodology: Focus on Models of Computation.
Ali Koudri,Joel Champeau,Jean-Christophe Le Lann,Vincent Leilde
ECMFA'2010 2010
UML/MARTE Process for SoC/SoPC,
Ali Koudri,Joel Champeau,Denis Aulagnier
ERTS'2010 2010
JOG : une approche haut niveau des systèmes embarques via Armadeus et Java.
Olivier Reynet,Jean-Christophe Le Lann,Benoît Clement
Journees Demonstrateurs en robotique 2010
Video Encoding Analysis for Parallel Execution on Reconfigurable Architectures.
Muhammad Rashid,Jean-Christophe Le Lann,Koen Bertels
6th Symposium on Design, Analysis, and Simulation of Distributed Systems 2008 June 16 - June 19, 2008, Edinburgh, UK (more) 2008
Using MARTE in the MOPCOM SoC/SoPC Methodology.
Koudri A,Vojtsiek D,Soulard P,Moy C,Champeau J,Vidal J et Le Lann Jean-Christophe
DATE 2008.Munich. 2008
A programming toolset enabling exploitation of reconfiguration for increased flexibility in future system-on-chips.
G. Edelin,P. Bonnot,W. Gouja,K. Bertels,F. Thoma,A. Schneider,J. Knablein,B. Pottier and J-C Le Lann
DATE 2007, Aprl 16-20 2007, Nice, France 2007
CDFG Platform in MORPHEUS. Jalil Boukhobza, Loic Lagadec, Alain Plantec, Jean-Christophe Le Lann.
AETHER - MORPHEUS Workshop AMWAS'07,Paris : France (2007)
Loosely Coupled Accelerators for Reconfigurable SoC . Jean-Christophe Le LANN, Bernard POTTIER, Matthieu GODET and Ronan KERYELL. 2007
Technical Report, ENST Bretagne, May 2007. link
2007
Simulation et synthèse de circuits s'appuyant sur le Modèle Synchrone.
Jean-Christophe Le Lann
PhD Thesis Universite de Rennes 1, IFSIC, March 2002 2002
Load Balancing and Functional Unit Assignment in High-Level Synthesis.
J.C. Le Lann,C. Wolinski
In Proceedings of the SCI'99/ISAS'99, Orlando, Floride, August 1999 1999
Generation automatique de code VHDL à partir de Signal.
J.C. Le Lann
In Journees AAA98, CEA, Saclay, January 1998 1998
Operand Isolation Using Signal Clock Calculus.
J.C. Le Lann
In Proceedings of the 1st UK Low-Power Workshop, Sheffield, UK, September 1998 1998
A synchronous approach for hardware design.
Allemand,Michel,Francois Bodin,Apostolos Kountouris,Paul Le Guernic,Jean-Christophe Le Lann,Andre Seznec,and Christophe Wolinski
Publication Interne INRIA 1131 (1997) 1997
Patents
Procédé de configuration d'un circuit logique programmable
Teodorov,Lagadec,Bollengier,Le Lann
Procédé de synthèse de haut niveau d'une application
JC Le Lann,Pierre-Laurent Lagalaye
MPEG4/AVC/H.264 Context adaptive arithmetic decoding method and device
JC Le Lann,Gildas Cocherel,Christophe Jollivet, Mickael Fossard
Enseignement
Electronique numérique
ENSTA 1A - Cours magistral et travaux dirigés
Ce cours introduit les concepts fondamentaux de l'Electronique numérique : représentations des nombres, algèbre booléenne, circuits combinatoires et séquentiels et initiation aux HDLs.
Architecture des processeurs
ENSTA 2A - Cours magistral et travaux dirigés
Ce cours propose la construction progressive d'un micprocesseur 32bits de type RISC, à travers son simulateur et un assembleur élémentaire.
Introduction à la compilation
ENSTA FISE 2A (CSN) et FIPA Systèmes Embarqués 2A
Ce cours propose une initiation à la construction de compilateurs, par une approche "learning-by-doing". Chaque étudiant construit son propre compilateur pour un langage de son choix, existant ou inventé.
Introduction au parallélisme
ENSTA FISE 3A (CSN)
Ce cours (10h) donne un aperçu d'architectures matérielles parallèles (superscalaire), de technologies de parallélisation établies et d'approches plus prospectives.
VHDL et systèmes reconfigurable sur FPGA (I et II)
ENSTA FIPA Systèmes Embarqués 2A et 3A
Ce cours sur la modélisation VHDL : conception RTL, simulation et bancs de test, synthèse Xilinx. Conception d'IP classiques : UART, contrôleur VGA, etc
Conception de System-on-Chip (SoC) et High-level Synthesis (HLS)
ENSTA FIPA Systèmes Embarqués 2A et 3A
Ce cours sur la modélisation VHDL : conception RTL, simulation et bancs de test, synthèse Xilinx.
Introduction aux modèles de calcul
IMT Atlantique
Initiation aux approches amont de la conception de systèmes embarqués sur silicium
Encadrement doctoral
Pierre Filiol (2022-présent)
Thèse: "Accélération du calcul par intervalles sur architecture RISC-V et applications à la robotique mobile."
Co-direction avec Luc Jaulin et Théotime Bollengier.
Financement: autofinancement.
Quentin Tual (2022-présent)
Thèse: "Détection de chevaux de Troie matériel par analyse de signaux transitoires."
Co-direction : Philippe Coussy
Financement: Creach Lab et Région Bretagne.
Maélic Louart
Thèse 2023: "Conception d’un récepteur AIS détectant les falsifications de messages : développement de stratégies et prototypage sur FPGA."
Co-direction avec le A.Boudraa, J-J Szkolnik et F.Le Roy
Financement: Région Bretagne 100%
Hannah Badier
Thèse 2021 : "Transient obfuscation for HLS security : application to cloud security, birthmarking and hardware Trojan defense"
Co-direction avec Guy Gogniat, Philippe Coussy
Financement: Région Bretagne.
Théotime Bollengier
Thèse 2018 : "Du prototypage à l’exploitation d’overlays FPGA"
Co-direction avec Loïc Lagadec
Financement: IRT BCOM
Nader Khammassi
Thèse 2014 : "Modèle de programmation de haut niveau pour la parallélisation expicite et automatique : application aux architectures multicoeurs"
Co-direction avec Jean-Philippe Diguet et Alexandre Skrzyniarz
Financement: CIFRE Thales
Logiciels et Outils représentatifs
Archipel ESL
Modélisation, simulation et synthèse au niveau système ESL
Archipel permet la modélisation et la génération automatique de futurs systèmes complets mixtes HW/SW essentiellement pour cible RISC-FPGA.
Crokus
Compilateur C
Crokus permet d'analyser (parsing), visualiser (AST) et élaborer la structure de contrôle (CFG) de programmes écrits dans un large sous-ensemble du langage C.
Vertigo
Analyseur VHDL
Vertigo est un parseur VHDL écrit en Ruby, qui construit l'AST d'un grand sous-ensemble du langage. Une de ses options permet la génération automatique de squelettes de bancs de test (testbenchs).
Synchrony
Hardware Description Langage
Synchrony permet de modéliser, simuler et synthétiser des descriptions de circuits logiques, à la manière de VHDL ou Verilog, tout en se limitant à une partie purement logique synchrone.